一、概述

在复杂的数字电路中，不仅需要对各种数字信号进行算术运算和逻辑运算，而且还需要在运算过程中不断将运算数据和运算结果保存起来。因此，存储电路就成为计算机以及所有复杂数字系统不可缺少的组成部分。

• 分类总结

  

二、SR锁存器

SR锁存器(Set-Reset Latch) 是静态存储单元中最基本，也是电路结构最简单的一种。

1. 或门锁存器

   

   • 当$R_D$是1或者$S_D$是1而另外一个是0时，可以看到S起到set 1；而R起到reset 0的作用。
   • 当有一个回到0时(此时两输入都为0)，可以保持原来的状态不变。(因为输出的1反馈到输入)
   • ❌不允许输入同为1。（此时输出同为0为无效状态，并且同时变为0时存在竞争冒险）

2. 与门锁存器(同理)🙂

   

三、触发器

触发器与锁存器不同在于：增加了一个触发信号输入端(时钟信号CLK)。只有当触发信号到来时，其功能与锁存器相同。

1、电平触发

只有触发信号在有效电平的时候，输入信号才能作用。¹

①同步SR触发器

框图Cl外面没有⭕代表高电平有效

②异步复位置位

// 将置位信号$S_{D}^{‘}$接入G1, 复位信号$R_{D}^{‘}$接G2

③单端输入(D型号锁存器)

// 规避了约束条件SR=0

④Transparent D-Latch

// CMOS传输门构成

当TG2打开，TG1关闭时。两个反相器串联把截止前瞬间的信号(反相器G1输入电容)锁住。

2、边沿触发

提高触发器可靠性，增强抗干扰能力，希望触发器次态仅取决于CLK信号边沿到达时刻输入信号的状态。而边沿之前或之后输入状态的变化对触发器的次态没有影响。

①两个电平触发D触发器

• 不看置位信号就是两个Transparent D-Latch
• 当第一个工作时，第二个保持。透明D锁存器：所以输出能跟随时钟边沿瞬间输入的值

②维持阻塞📌

③门电路传输延迟📌

3、脉冲触发

为了提高可靠性：希望每个CLK周期里面输出端状态只能改变一次

①主从SR

Master-Slave SR Flip-Flop

￢：延时输出

高电平有效，下降沿状态才会改变

• clk高电平主触发器有效，从触发器保持原来状态。
• clk从高变到低时，主触发器被封锁，从触发器按照主触发器相同的状态翻转。
• 因此：一个周期输出只可能翻转一次。

②主从JK(规避SR=1)

$$Q^* = S + \overline RQ(for\quad SR)$$ $$JK: S=J \overline Q\quad R=KQ$$ $$Q^*=J \overline Q+(\overline K+\overline Q)Q=J \overline Q + \overline KQ\quad(for\quad JK)$$

• clk变低电平时把主触发器的值复制给了次触发器。（所以上边推导时Q即代表中间输出也代表后边输出）
• 主触发器有效时(高电平)Q要么为1要么为0，不可能同时为0或者为1。因为G3,G4都为1。它们通过反相器互咬。
• 考察当J=1，R=1时，G7,G8输出$Q$和$\overline Q$(不是全0，就🆗)。所以当Q=1，输出为0，当Q=0,输出为1,即反向。

四、触发器的动态特性📌

五、References

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1. 1.外国教材有时把此电路叫（Gated SR latch), 时钟信号叫做“使能”信号（enable） ↩